台湾专利TW201320305A 晶片上電容器及其裝配方法

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专利摘要:
一種晶片上電容器一半導體基體係組裝於一後段金屬積覆之上的鈍化層中。至少三個電極被組構在該晶片上電容器中且電源與接地貫孔耦合該等至少三個電極之至少二個電極。該第一貫孔具有一第一耦合的組構至該等第一、第二與第三電極中之至少一者且該第二貫孔具有一第二耦合的組構至該等第一、第二與第三電極中之至少一者。
公开号:TW201320305A
申请号:TW101135912
申请日:2012-09-28
公开日:2013-05-16
发明作者:Michael A Childs；Kevin J Fischer；Sanjay S Natarajan
申请人:Intel Corp；
IPC主号:H01L23-00

专利说明:
晶片上電容器及其裝配方法發明領域
本發明所揭露的實施例係關於晶片上電容器。發明背景
所揭露為其中偏置插入件(offset interposer)係被裝配並與微電子裝置耦合作為晶片封裝體之處理過程。偏置插入件的實施例允許讓晶片封裝體設計者用以解去於封裝製程期間例如在邏輯裝置與記憶體裝置間之介接(interfacing)的挑戰。
依據本發明之一實施例，係特地提出一種晶片上電容器，其包含一第一貫孔層間介電層(VILD)設置在一後段金屬積覆(back-end metallization)的一上部金屬積覆之上，其係組裝於一半導體基體上；一經圖案化第一電極設置在該第一VILD之上；一電容器第一介電層共形地設置在該經圖案化第一電極上方；一經圖案化第二電極共形地設置在該電容器第一介電層上方；一電容器第二介電層共形地設置在該經圖案化第二電極上方；一經圖案化第三電極共形地設置在該電容器第二介電層上方；一第二VILD設置在該電容器第二介電層與該經圖案化第三電極上方；一第一貫孔，其具有一第一耦合組構至該等第一、第二與第三電極中之至少一者；以及一第二貫孔，其具有一第二耦合組構至該等第一、第二與第三電極中之至少一者，其中該第一耦合組構不同於該第二耦合組構。
100,200,300,400,500,600,700,800‧‧‧晶片上電容器
110,210,310,410,510,610,710,810‧‧‧半導體基體
112,212,312,412,512,612,712,812‧‧‧主動表面
114,214,314,414,514,614,714,814‧‧‧背側表面
116,216,316,416,516,616,716,816‧‧‧後段金屬積覆
118,218,318,418,518,618,718,818‧‧‧上部金屬積覆軌跡
120,220,320,420,520,620,720,820‧‧‧晶片上電容器結構
122,222,322,422,522,622,722,822‧‧‧貫孔蝕刻停止第一層
124,224,324,424,524,624,724,824‧‧‧第一VILD
126,226,326,426,526,626,726,826‧‧‧經圖案化第一電極
128,228,328,428,528,628,728,828‧‧‧電容器第一介電層
130,230,330,430,530,630,730,830‧‧‧經圖案化第二電極
132,232,332,432,532,632,732,832‧‧‧電容器第二介電層
134,234,334,434,534,634,734,834‧‧‧經圖案化第三電極
135,235,335,435,535,835‧‧‧虛設第三電極
635‧‧‧經圖案化第三後續電極
337,537‧‧‧經圖案化虛設第三電極
136,236,336,436,536,636,736,836‧‧‧第二VILD
138,238,338,438,638,738,838‧‧‧電源貫孔
538‧‧‧第一電源貫孔
588‧‧‧第二電源貫孔
139‧‧‧貫孔襯裏黏合層
140,240,340,440,540,640,740,840‧‧‧接地貫孔
142,242,342,442,542,642,742,842‧‧‧第一電極電源接觸點
144,644,744‧‧‧第三電極電源接觸點
146,346,446,546,746‧‧‧第二電極接地接觸點
646‧‧‧第一後續電極接地接觸點
648‧‧‧第三後續電極接地接觸點
148,244,344,348,448,544,844‧‧‧第三虛設電極接觸點
246‧‧‧第一虛設電極接觸點
592,846‧‧‧第二虛設電極接觸點
248‧‧‧第三電極接地接觸點
748‧‧‧第四電極接觸點
848‧‧‧第四電極接地接觸點
190,290‧‧‧襯墊
192,292‧‧‧電氣凸塊
194,294,394,494,594,694,794,894‧‧‧電路圖
227‧‧‧虛設第一電極
531,831‧‧‧虛設第二電極
866‧‧‧電容器第三介電層
+V‧‧‧電源
gnd‧‧‧接地
float‧‧‧浮子
101,102,103,104‧‧‧晶片上電容器
910,912,920,922,930,932,940,950,960,970‧‧‧步驟
1000‧‧‧電腦系統、電子系統
1010‧‧‧積體電路
1011‧‧‧雙(後續)積體電路
1012‧‧‧處理器
1013‧‧‧雙處理器
1014‧‧‧通信電路
1015‧‧‧雙通信電路
1016‧‧‧晶粒上記憶體
1017‧‧‧雙晶粒上記憶體
1020‧‧‧系統匯流排
1030‧‧‧電壓源
1040‧‧‧外部記憶體
1042‧‧‧主記憶體
1044‧‧‧硬碟機
1046‧‧‧可移除式媒體
1048‧‧‧嵌入式記憶體
1050‧‧‧顯示裝置
1060‧‧‧音訊輸出
1070‧‧‧輸入裝置、控制器
1080‧‧‧被動裝置
1082‧‧‧天線元件
1084‧‧‧遠程裝置
1090‧‧‧基礎基體、虛線
為了理解具體實施例所獲得的方式，以上所簡述對各種實施例之更特定的描述將會藉由參照至所附加圖式而呈現。這些圖式所描寫之實施例並非被繪製以刻劃尺度且並非被認為是用來在範圍上做限制的。一些實施例將會透過使用該等伴隨的圖式被以另外的特徵和細節來描述與解釋，其中：圖1是依據一範例實施例的晶片上電容器之一剖面正視圖；圖1xy是依據一範例實施例於圖1中所描繪之該電容器結構的上平面切去圖；圖1a是依據一範例實施例於加工期間的晶片上電容器之一剖面正視圖；圖1b是依據一範例實施例於圖1a中所描繪之晶片上電容器進一步加工後之一剖面正視圖；圖1c是依據一範例實施例於圖1b中所描繪之晶片上電容器進一步加工後之一剖面正視圖；圖1d是依據一實施例於圖1c中所描繪之晶片上電容器進一步加工後之一剖面正視圖；圖2-8是依據數個範例實施例的晶片上電容器之多數剖面正視圖；圖9是依據一範例實施例之一步驟與方法流程圖；以及圖10是依據範例實施例之一電腦系統的示意圖。詳細說明
所揭露為其中偏置插入件係被裝配並與微電子裝置耦合作為晶片封裝體之處理過程。偏置插入件的實施例允許讓晶片封裝體設計者用以解去於封裝製程期間例如在邏輯裝置與記憶體裝置間之介接的挑戰。
現將參照至圖式，其中相似的結構會被提供以相似的字尾參考標號。為了更清楚顯示出各種實施例的結構，於此所包括的圖式係積體電路晶片組裝至偏置插入件實施例的圖解表示法。因此，經組裝之晶片基體的實際外貌，單獨或是在晶片封裝體中，例如在一照相顯微圖中，可能會有不同呈現而仍併入有例示實施例所請求之結構。再者，圖式可能只是顯示用以理解該等例示實施例之結構。習知技藝中另外的結構可能不被包括用以維持圖式的明確性。
圖1是依據一範例實施例的一晶片上電容器100之一剖面正視圖。一半導體基體110包括一主動表面112與一背側表面114以及一後段(BE)金屬積覆116。於一實施例中，該半導體基體110為一諸如但不限定於矽(Si)、矽鍺(SiGe)、鍺(Ge)或III-V族化合物半導體之半導體材料。該半導體基體110可為單晶的(monocrystalline)、外延結晶的(epitaxial crystalline)或多晶的(polycrystalline)。於一實施例中，該半導體基體110為一諸如但不限定於絕緣層覆矽(SOI)基體、或是包含矽、矽鍺、鍺、III-V族化合物半導體與其等之任意組合的多層積體之半導體異質結構。主動裝置係放置在該主動表面112且其等被認為是諸如但不限定於形成積體電路之部分的閘極、電晶體、整流器與隔離結構的組件。該等主動裝置係藉由該BE金屬積覆116耦合作為功能性電路。
該BE金屬積覆116亦可被認為是一BE互連堆疊。於一實施例中，該半導體基體110為一例如由美國加州聖克拉拉之英特爾公司所製造的處理器晶粒。該BE金屬積覆116可包括例如從金屬-1(M1)上至金屬-n(M_n)118之金屬層，例如但並不限於M11。於一實施例中，該上部金屬積覆軌跡(metallization trace)118係一M11金屬積覆118。該BE金屬積覆116係以簡化形式被例示說明，但它包含藉由多層層間介電(ILD)材料而彼此隔離之多階層互連件。
一晶片上電容器結構120係設置在該BE金屬積覆116之上方。於一實施例中，一貫孔蝕刻停止第一層122被形成在該上部金屬積覆軌跡118之上方因為其係透過該BE金屬積覆116而被暴露。其後，一第一貫孔層間介電層(VILD)124被設置在該上部金屬積覆軌跡118之上。於此實施例中，該第一VILD 124被設置在該貫孔蝕刻停止第一層122之上方。於一實施例中，該貫孔蝕刻停止第一層122係由例如碳化矽之材料所製成。其他材料可被選為該貫孔蝕刻停止第一層122取決於所揭露實施例之一給定有用的應用。
於一實施例中，該晶片上電容器結構120係一組裝在該BE金屬積覆116上之鈍化結構。該鈍化結構包括對其整合的該晶片上電容器結構120。於一實施例中，該底部鈍化結構為該第一VILD 124且一頂部鈍化結構為一第二VILD 136。
一經圖案化第一電極126係設置在該第一VILD 124上方。一電容器第一介電層128係共形地(conformally)設置在該經圖案化第一電極126上方。可看出一表面構形已經以該電容器第一介電層128完全地覆蓋該經圖案化第一電極126以及該第一VILD 124之被暴露部分而開始。一經圖案化第二電極130係共形地設置在該電容器第一介電層128上方且具有一有效部分其係在實質上與該經圖案化第一電極126平行的平面上。一電容器第二介電層132係共形地設置在該經圖案化第二電極130上方。一經圖案化第三電極134係共形地設置在該電容器第二介電層132上方且具有一有效部分其係在實質上與該經圖案化第二電極130平行的平面上。於形成該經圖案化第三電極134的期間，一虛設第三電極135亦被形成。且一第二VILD 136係設置在該電容器第二介電層132以及該經圖案化第三電極134與該虛設第三電極135上方。
導電性材料可被選擇用來獲得有用的電容器實施例。於一實施例中，該等電極126、130及134係由一金屬所製成。於一實施例中，該等電極為一銅合成物。於一實施例中，該等電極為一氮化鈦(TixNy)合成物其中x與y可被挑選用以製作化學計量或非化學計量的比率。於一實施例中，該等電極係由鈦(titanium)所製成。於一實施例中，該等電極係由鉭(tantalum)所製成。於一實施例中，該第一電極126為一氮化鉭(TaxNy)合成物其中x與y可被挑選用以製作化學計量或非化學計量的比率。
於一實施例中，電極厚度是在一從20至50奈米(nm)的範圍內。舉例來說，終端電極可為一不同於浮子電極(floater electrode)的厚度。介電材料可被選擇用來獲得有用的電容器實施例。於一實施例中，一高k值介電質(k>6)被使用。於一實施例中，一電容器介電材料為一氧化物。於一實施例中，一電容器介電材料為二氧化矽(SiO2)。於一實施例中，一電容器介電材料為一氧化鉿(HfxOy)其中x與y可被挑選用以製作化學計量或非化學計量的比率。於一實施例中，一電容器介電材料為一氧化鋁(AlxOy)其中x與y可被挑選用以製作化學計量或非化學計量的比率。
於一實施例中，一電容器介電材料為一鈦酸鋯鉛(PZT)材料被使用。於一實施例中，一電容器介電材料為鈦酸鋇鍶(BST)材料被使用。
於一實施例中，一種氧化物的混合物被使用，例如用於該電容器介電第一層128之一氧化物與用於該電容器介電第二層132之一不同氧化物。於一實施例中，一給定電容器介電層是一種兩個或更多氧化物的混合物。於一實施例中，該電容器介電第一層128為一氧化鉿且該電容器介電第二層132為一氧化鋁。現在從這些範例可被理解的是，電容器介電第一層128可為一例如氧化鉿之第一合成物且該電容器介電第二層132可為一例如氧化鋁之第二合成物。一層可能與另一層為“相同”例如相等的化學性質。一層可能與另一層為“不同”例如相同的化學定性但不同的化學計量。一層可能與另一層為“不同”例如不同的化學定性諸如氧化鉿在其一者且氧化鋁在其另一者。一層可能與另一層為“不同”例如不同的化學定性諸如氧化鉿在其一者且一氧化鋁與氧化鉿之混合物在其另一者。一層可能與另一層為“不同”例如不同的化學定性諸如氧化鋁在其一者且一氧化鋁與氧化鉿之混合物在其另一者。藉由這些實施例應被理解的是，其他介電材料可被混合與匹配其中不同的電容在該等數個電極之間是有用的。該電容器結構120於該半導體基體110與外界間之電氣耦合是藉由一電源貫孔138與一接地貫孔140來實現。如於此實施例中所例示者，該電源貫孔138是與該經圖案化第一電極126和該經圖案化第三電極134兩者相接觸。於此實施例中接地是藉由在該接地貫孔140與該經圖案化第二電極130間之直接接觸來實現。
於一實施例中，該等貫孔138與140具有一貫孔襯裏黏合層139，其輔助在該等貫孔與相鄰結構之間形成一有用的接合。該貫孔襯裏黏合層139的形成可藉由諸如鈦或鎢之一襯墊材料的化學氣相沉積來完成。於一實施例中，該黏合層139為鈦。於一實施例中，該黏合層139為鈦鎢(TiW)。於一實施例中，該黏合層139為鉭。依據一實施例該黏合層139之厚度可在從50至500埃(Å)之範圍內為有用的。
於一實施例中，該等貫孔138與140為填充銅接觸點。於一實施例中該等貫孔138與140與外界間之電氣耦合是藉由設置在接觸該等貫孔之襯墊190上的電氣凸塊192來實現。該等電氣凸塊192可為一控制崩潰晶片接合(C4)之部分，其可被附接至一晶片封裝基體的傳導軌跡。於一實施例中，該等電氣凸塊192具有一從50至100微米(μm)範圍內的直徑。
現在可被理解的是，該晶片上電容器結構120可在該第二VILD136之上被耦合至進一步代替一凸塊之材料。舉例來說，另外的BE金屬積覆可在該第二VILD136之上被組裝。於一實施例中，該等貫孔138與140之上部部分(Z-方向)是藉由金屬積覆軌跡或接點來接觸代替所例示的該等襯墊190。此實施例的進一步圖解是在圖2中陳述與例示。
於此揭露內容中繼續前進，其他的晶片上電容器實施例(揭露並例示在圖2-8中)可能會有該襯裏黏合層139以及該等電氣凸塊192耦合至襯墊190。
現在可被理解的是，該電源貫孔138可被認為是一第一貫孔138具有一第一耦合組構至該等第一-126、第二-130與第三-134電極中之至少一者；於此實施例中是耦合至該經圖案化第一電極126與該經圖案化第三電極134。同樣地但依據此實施例，該接地貫孔140可被認為是一第二貫孔140具有一第二耦合組構至該等第一-126、第二-130與第三-134電極中之至少一者；於此實施例中是耦合至該經圖案化第二電極130。因此可被理解的是，該第一耦合組構至該第一貫孔138是不同於該第二耦合組構至該第二貫孔140。
現在可被理解的是，該等個別第一與第二貫孔138與140各自穿透並接觸兩個金屬層同時在該半導體基體110與外界之間接觸。於圖1中，該第一貫孔138穿透並接觸在一第一電極電源接觸點142，亦被認為是一電極端區域142，以及一第三電極電源接觸點144(亦被認為是一電極端區域144)。同樣地，該第二貫孔140穿透並接觸在一第二電極接地接觸點146與一第三虛設電極接觸點148。
於一實施例中，該晶片上電容器100被使用作為一解耦合電容器。該解耦合電容器可被形成在電源(+V)與接地(gnd)之間用以解去建立在該半導體基體110之一電路的耦合而沒有改變或影響在矽結構中一現有的電路佈局。於一實施例中，該晶片上電容器100被使用作為一雜訊濾波器。於一實施例中，該晶片上電容器100被使用作為一感測器。一電路圖194例示該晶片上電容器100在功能上的設計。該晶片上電容器100代表一金屬-絕緣體-金屬-絕緣體-金屬(MIMIM或MIM IM1)結構。
該電路圖194例示並聯的+V板極，其可能以一較低最大電壓(Vmax)強加一有用的較高電容。類似”較高”、”適中”與”較低”等名詞為相對的名詞，其等被用來與一習知簡單電容器做比較以及與所揭露的其他實施例做比較。
於此揭露內容中繼續前進，應被理解的是，材料、方法、與所揭露之晶片上電容器100的使用可被施用至後續揭露的晶片上電容器。
圖1xy是依據一範例實施例於圖1中所描繪之該電容器結構120的上平面切去圖。由於圖解的目的，數個結構並未顯示為了更好描述所選的結構。該經圖案化第二電極130是顯示部分由該第三電極134所遮掩的(以假想線)。如所描繪的，該經圖案化第三電極134是藉由該電源貫孔138而接觸，且該經圖案化第二電極130是藉由該接地貫孔140而接觸。該經圖案化第一電極126並未描繪在圖1xy中，但它將如圖1所見被設置在該經圖案化第二電極130下面。該等電源與接地貫孔138與140是各自藉由襯墊190而接觸轉而接觸該等電氣凸塊192。
電極有效區可藉由兩個相鄰電極的重疊而被決定，例如該經圖案化第二電極130與該經圖案化第三電極134在Z-投影中所見的一X-Y區在另一者之上。於一實施例中，該晶片上電容器100之X-Y覆蓋區是大約為10μm X 10 μm。於一實施例其中一給定半導體基體110具有大約為10 mm X 10 mm之X-Y覆蓋區且其中該晶片上電容器100具有大約為10μm X 10 μm之X-Y覆蓋區，一總數大約為一百萬(1,000,000)晶片上電容器是設置在一鈍化結構之內緊靠著一半導體基體的金屬積覆之上。
其他電容器結構被陳述於此揭露內容中(見圖2-8)。其中有用的，一種不同的晶片上電容器結構之組合被組裝在一鈍化結構之內用以針對定位在一給定半導體基體之主動表面的給定主動裝置電路提供有效的電容器。
圖2是依據一範例實施例的一晶片上電容器200之一剖面正視圖。一半導體基體210包括一主動表面212與一背側表面214以及一BE金屬積覆216。該BE金屬積覆216可包括例如從M1上至Mn218之金屬層，例如但並不限於M11。於一實施例中，該上部金屬積覆軌跡218係一M11金屬積覆218。
一晶片上電容器結構220係設置在該BE金屬積覆216之上方。於一實施例中，一貫孔蝕刻停止第一層222被形成在該上部金屬積覆軌跡218之上方因為其係透過該BE金屬積覆216而被暴露。其後，一第一VILD 224被設置在該上部金屬積覆軌跡218之上。於此實施例中，該第一VILD 224被設置在該貫孔蝕刻停止第一層222之上方。
一經圖案化第一電極226係設置在該第一VILD 224上方。於圖案化該經圖案化第一電極226的期間，一虛設第一電極227亦被形成。一電容器第一介電層228係共形地設置在該經圖案化第一電極226上方。可看出一表面構形已經以該電容器第一介電層228完全地覆蓋該經圖案化第一電極226以及該第一VILD 224之被暴露部分而開始。一經圖案化第二電極230係共形地設置在該電容器第一介電層228上方。該經圖案化第二電極230為一”浮子”電極因為其並未附接至一電源端子238或一接地端子240。一電容器第二介電層232係共形地設置在該經圖案化第二電極230上方。一經圖案化第三電極234係共形地設置在該電容器第二介電層232上方。於圖案化該經圖案化第三電極234的期間，一虛設第三電極235亦被形成。且一第二VILD 236係設置在該電容器第二介電層232以及該經圖案化第三電極234與該虛設第三電極235上方。
於一實施例中，電極厚度是在一從20nm至50nm的範圍內。舉例來說，終端電極可為一不同於浮子電極的厚度。於一範例實施例中，該等第一與第三電極226與234各自為20nm厚且該第二電極230為50nm厚。於一範例實施例中，該等第一與第三電極226與234各自為40nm厚且該第二電極230為20nm厚。
該電容器結構220於該半導體基體210與外界間之電氣耦合是藉由一電源貫孔238與一接地貫孔240來實現。如於此實施例中所例示者，該電源貫孔238是與該經圖案化第一電極226相接觸。該經圖案化第二電極230為一設置在該經圖案化第一電極226與該經圖案化第三電極234間之浮子電極。於此實施例中接地是藉由在該接地貫孔240與該經圖案化第三電極234間之直接接觸來實現。
現在可被理解的是，該電源貫孔238可被認為是一第一貫孔238具有一第一耦合組構至該等第一-226、第二-230與第三-234電極中之至少一者；於此實施例中是耦合至該經圖案化第一電極226和一經圖案化虛設第三電極235。同樣地但依據此實施例，該接地貫孔240可被認為是一第二貫孔240具有一第二耦合組構至該等第一-226、第二-230與第三-234電極中之至少一者；於此實施例中是耦合至該經圖案化第三電極234與該第一虛設電極227。因此可被理解的是，該第一耦合組構至該第一貫孔238是不同於該第二耦合組構至該第二貫孔240。
現在可被理解的是，該等個別第一與第二貫孔238與240各自穿透並接觸兩個金屬層同時在該半導體基體210與外界之間接觸。於圖2中，該第一貫孔238穿透並接觸在一第一電極電源接觸點242與一第三電極虛設接觸點244。同樣地，該第二貫孔240穿透並接觸在一第三電極接地接觸點248與一第一虛設電極接觸點246。
一電路圖294例示該晶片上電容器200在功能上的設計。該電路圖294例示一電容器電極之串聯組構其允許一有用的較高電容以一較高Vmax同時使用一中間浮子電極230。
現在可被理解的是，於所有例示的實施例中，該等第一與第二貫孔(於圖2第一貫孔238且第二貫孔240)可被進一步接觸至一設座在該晶片上電容器結構220之上的第二BE金屬積覆217。如所例示的，一第二BE金屬積覆217係組裝在一第二BE金屬積覆蝕刻停止層223之上。金屬接點與金屬積覆線係示意地描繪在該第二BE金屬積覆217的底部與頂部。此外，電氣凸塊292是設置在接觸該第二BE金屬積覆217之頂部金屬積覆的襯墊290上。
形成該晶片上電容器結構220在該第一BE金屬積覆216與該第二BE金屬積覆217間之夾心(sandwich)所造成的結果是，一例如M12之Mn金屬積覆可被分開在該第一BE金屬積覆216與該第二BE金屬積覆217之間。舉例來說在一M12總數金屬積覆中，9層金屬積覆可能在該第一BE金屬積覆216中，緊接著該晶片上電容器結構220，緊接著3層金屬積覆在該第二BE金屬積覆217中。其他組構可被製作取決於一給定有用的應用。
圖3是依據一範例實施例的一晶片上電容器300之一剖面正視圖。一半導體基體310包括一主動表面312與一背側表面314以及一BE金屬積覆316。該BE金屬積覆316可包括例如從M1上至Mn318之金屬層，例如但並不限於M11。於一實施例中，該上部金屬積覆軌跡318係一M11金屬積覆318。
一晶片上電容器結構320係設置在該BE金屬積覆316之上方。於一實施例中，一貫孔蝕刻停止第一層322被形成在該上部金屬積覆軌跡318之上方因為其係透過該BE金屬積覆316而被暴露。其後，一第一VILD 324被設置在該上部金屬積覆軌跡318之上。於此實施例中，該第一VILD 324被設置在該貫孔蝕刻停止第一層322之上方。
一經圖案化第一電極326係設置在該第一VILD 324上方。一電容器第一介電層328係共形地設置在該經圖案化第一電極326上方。可看出一表面構形已經以該電容器第一介電層328完全地覆蓋該經圖案化第一電極326以及該第一VILD 324之被暴露部分而開始。一經圖案化第二電極330係共形地設置在該電容器第一介電層328上方。一電容器第二介電層332係共形地設置在該經圖案化第二電極330上方。一經圖案化第三電極334係共形地設置在該電容器第二介電層332上方。於圖案化該經圖案化第三電極334的期間，虛設第三電極335與337亦被形成。且一第二VILD 336係設置在該電容器第二介電層332以及該經圖案化第三電極334與該等虛設第三電極335與337上方。
該電容器結構320於該半導體基體310與外界間之電氣耦合是藉由一電源貫孔338與一接地貫孔340來實現。如於此實施例中所例示者，該電源貫孔338是與該經圖案化第一電極326以及該虛設第三電極337相接觸。於此實施例中接地是藉由在該接地貫孔340與該經圖案化第二電極330間之直接接觸來實現。該經圖案化第三電極334為一設置在該經圖案化第一電極326與該經圖案化第二電極330之上的浮子電極。
現在可被理解的是，該電源貫孔338可被認為是一第一貫孔338具有一第一耦合組構至該等第一-326、第二-330與第三-334電極中之至少一者；於此實施例中是耦合至該經圖案化第一電極326和該經圖案化虛設第三電極337。同樣地但依據此實施例，該接地貫孔340可被認為是一第二貫孔340具有一第二耦合組構至該等第一-326、第二-330與第三-334電極中之至少一者；於此實施例中是耦合至該經圖案化第二電極330與該虛設第三電極335。因此可被理解的是，該第一耦合組構至該第一貫孔338是不同於該第二耦合組構至該第二貫孔340。
現在可被理解的是，該等個別第一與第二貫孔338與340各自穿透並接觸兩個金屬層同時在該半導體基體310與外界之間接觸。於圖3中，該第一貫孔338穿透並接觸在一第一電極電源接觸點342與一第三電極虛設接觸點344。同樣地，該第二貫孔340穿透並接觸在一第二電極接地接觸點346與一虛設第三電極接觸點348。
一電路圖394例示該晶片上電容器300在功能上的設計。該電路圖394例示電容器電極之一僅有底部的組構其允許一有用的較高電容同時使用一頂部浮子電極334。該晶片上電容器可因此具有一不同於該頂部電極之Vmax。
圖4是依據一範例實施例的一晶片上電容器400之一剖面正視圖。一半導體基體410包括一主動表面412與一背側表面414以及一BE金屬積覆416。該BE金屬積覆416可包括例如從M1上至Mn418之金屬層，例如但並不限於M11。於一實施例中，該上部金屬積覆軌跡418係一M11金屬積覆418。
一晶片上電容器結構420係設置在該BE金屬積覆416之上方。於一實施例中，一貫孔蝕刻停止第一層422被形成在該上部金屬積覆軌跡418之上方因為其係透過該BE金屬積覆416而被暴露。其後，一第一VILD 424被設置在該上部金屬積覆軌跡418之上。於此實施例中，該第一VILD 424被設置在該貫孔蝕刻停止第一層422之上方。
一經圖案化第一電極426係設置在該第一VILD 424上方。一電容器第一介電層428係共形地設置在該經圖案化第一電極426上方。可看出一表面構形已經以該電容器第一介電層428完全地覆蓋該經圖案化第一電極426以及該第一VILD 424之被暴露部分而開始。一經圖案化第二電極430係共形地設置在該電容器第一介電層428上方。一電容器第二介電層432係共形地設置在該經圖案化第二電極430上方。一經圖案化第三電極434係共形地設置在該電容器第二介電層432上方。於圖案化該經圖案化第三電極434的期間，一虛設第三電極435亦被形成。且一第二VILD 436係設置在該電容器第二介電層432以及該經圖案化第三電極434與該虛設第三電極435上方。
該電容器結構420於該半導體基體410與外界間之電氣耦合是藉由一電源貫孔438與一接地貫孔440來實現。如於此實施例中所例示者，該電源貫孔438是與該經圖案化第一電極426以及該經圖案化第三電極434相接觸。於此實施例中接地是藉由在該接地貫孔440與該經圖案化第二電極430間之直接接觸來實現。現在可被理解的是，該電源貫孔438可被認為是一第一貫孔438具有一第一耦合組構至該等第一-426、第二-430與第三-434電極中之至少一者；於此實施例中是耦合至該經圖案化第一電極426和該經圖案化第三電極434。同樣地但依據此實施例，該接地貫孔440可被認為是一第二貫孔440具有一第二耦合組構至該等第一-426、第二-430與第三-434電極中之至少一者；於此實施例中是耦合至該經圖案化第二電極430與該虛設第三電極435。因此可被理解的是，該第一耦合組構至該第一貫孔438是不同於該第二耦合組構至該第二貫孔440。
現在可被理解的是，該等個別第一與第二貫孔438與440各自穿透並接觸兩個金屬層同時在該半導體基體410與外界之間接觸。於圖4中，該第一貫孔438穿透並接觸在一第一電極電源接觸點442與一第三電極接觸點444。同樣地，該第二貫孔440穿透並接觸在一第二電極接地接觸點446與一虛設第三電極接觸點448。
一電路圖494例示該晶片上電容器400在功能上的設計。該電路圖494例示電容器電極之一僅有底部的組構其允許一有用的較高電容同時使用一底部浮子電極426。該晶片上電容器400可因此具有一不同於該底部電極之Vmax。
圖5是依據一範例實施例的一晶片上電容器500之一剖面正視圖。一半導體基體510包括一主動表面512與一背側表面514以及一BE金屬積覆516。該BE金屬積覆516可包括例如從M1上至Mn518之金屬層，例如但並不限於M11。於一實施例中，該上部金屬積覆軌跡518係一M11金屬積覆518。
一晶片上電容器結構520係設置在該BE金屬積覆516之上方。於一實施例中，一貫孔蝕刻停止第一層522被形成在該上部金屬積覆軌跡518之上方因為其係透過該BE金屬積覆516而被暴露。其後，一第一VILD 524被設置在該上部金屬積覆軌跡518之上。於此實施例中，該第一VILD 524被設置在該貫孔蝕刻停止第一層522之上方。
一經圖案化第一電極526係設置在該第一VILD 524上方。一電容器第一介電層528係共形地設置在該經圖案化第一電極526上方。可看出一表面構形已經以該電容器第一介電層528完全地覆蓋該經圖案化第一電極526以及該第一VILD 524之被暴露部分而開始。一經圖案化第二電極530係共形地設置在該電容器第一介電層528上方。一電容器第二介電層532係共形地設置在該經圖案化第二電極530上方。一經圖案化第三電極534係共形地設置在該電容器第二介電層532上方。於圖案化該經圖案化第三電極534的期間，一虛設第三電極535亦被形成。且一第二VILD 536係設置在該電容器第二介電層532以及該經圖案化第三電極534與該虛設第三電極535上方。
該電容器結構520於該半導體基體510與外界間之電氣耦合是藉由二電源貫孔538和588與一接地貫孔540來實現。如於此實施例中所例示者，一第一電源貫孔538是與該經圖案化第一電極526以及該經圖案化虛設第三電極537相接觸。可見到該經圖案化第一電極526具有一可容納一第二電源貫孔588而於其間沒有接觸之中央孔洞。該第二電源貫孔588是與該經圖案化第三電極534以及一虛設第二電極531相接觸。於此實施例中接地是藉由在該接地貫孔540與該經圖案化第二電極530間之直接接觸來實現。可見到該經圖案化第二電極具有一可容納該虛設第二電極531之中央孔洞。現在可被理解的是，該第一電源貫孔538可被認為是一第一貫孔538具有一第一耦合組構至該等第一-526、第二-530與第三-534電極中之至少一者；於此實施例中是耦合至該經圖案化第一電極526和該虛設第三電極537。同樣地但依據此實施例，一第二電源貫孔588可被認為是一後續貫孔588具有一後續耦合組構至該等第一-526、第二-530與第三-534電極中之至少一者；於此實施例中是耦合至該經圖案化第三電極534和該虛設第二電極531。同樣地但依據此實施例，該接地貫孔540可被認為是一第二貫孔540具有一第二耦合組構至該等第一-526、第二-530與第三-534電極中之至少一者；於此實施例中是耦合至該經圖案化第二電極530與該虛設第三電極535。因此可被理解的是，該第一耦合組構至該第一貫孔538是不同於該後續耦合組構至該第二貫孔電源貫孔588以及該第二耦合組構至該第二貫孔540。
現在可被理解的是，該等個別第一、第二與後續貫孔538、540與588各自穿透並接觸兩個金屬層同時在該半導體基體510與外界之間接觸。於圖5中，該第一貫孔538穿透並接觸在一第一電極電源接觸點542與一虛設第三電極接觸點544。同樣地，該第二貫孔540穿透並接觸在一第二電極接地接觸點546與一虛設第三電極接觸點548。同樣地，該後續貫孔588穿透並接觸在一第三電極接觸點與一虛設第二電極接觸點592。
一電路圖594例示該晶片上電容器500在功能上的設計。該電路圖594例示一電容器電極之相依串聯組構其允許一有用的較高電容以一較高Vmax同時使用一接地中間電極530。
圖6是依據一範例實施例的一晶片上電容器600之一剖面正視圖。一半導體基體610包括一主動表面612與一背側表面614以及一BE金屬積覆616。該BE金屬積覆616可包括例如從M1上至Mn618之金屬層，例如但並不限於M11。於一實施例中，該上部金屬積覆軌跡618係一M11金屬積覆618。
一晶片上電容器結構620係設置在該BE金屬積覆616之上方。於一實施例中，一貫孔蝕刻停止第一層622被形成在該上部金屬積覆軌跡618之上方因為其係透過該BE金屬積覆616而被暴露。其後，一第一VILD 624被設置在該上部金屬積覆軌跡618之上。於此實施例中，該第一VILD 624被設置在該貫孔蝕刻停止第一層622之上方。
一經圖案化第一電極626係設置在該第一VILD 624上方。此外，一經圖案化第一後續電極627亦設置在該第一VILD 624上方。一電容器第一介電層628係共形地設置在該經圖案化第一電極626與該經圖案化第一後續電極627上方。可看出一表面構形已經以該電容器第一介電層628完全地覆蓋該等電極626與627以及該第一VILD 624之被暴露部分而開始。一經圖案化第二電極630係共形地設置在該電容器第一介電層628上方。一電容器第二介電層632係共形地設置在該經圖案化第二電極630上方。一經圖案化第三電極634係共形地設置在該電容器第二介電層632上方。此外，一經圖案化第三後續電極635亦設置在該電容器第二介電層632上方。且一第二VILD 636係設置在該電容器第二介電層632以及該等第三電極634與635上方。
該電容器結構620於該半導體基體610與外界間之電氣耦合是藉由一電源貫孔638與一接地貫孔640來實現。如於此實施例中所例示者，該電源貫孔638是與該經圖案化第一電極626以及該經圖案化第三電極634兩者相接觸。於此實施例中接地是藉由在該接地貫孔640與該經圖案化第三電極634與該經圖案化第三後續電極635兩者間之直接接觸來實現。
現在可被理解的是，該電源貫孔638可被認為是一第一貫孔638具有一第一耦合組構至該等第一-626、第一後續-627、第二-630、第三-634與第三後續-635電極中之至少一者；於此實施例中是耦合至該經圖案化第一電極626和該經圖案化第三電極634。同樣地但依據此實施例，該接地貫孔640可被認為是一第二貫孔140具有一第二耦合組構至該等第一-626、第一後續-627、第二-630、第三-634與第三後續-635電極中之至少一者；於此實施例中是個別耦合至該等經圖案化第一後續與經圖案化第三後續電極627與635。因此可被理解的是，該第一耦合組構至該第一貫孔638是不同於該第二耦合組構至該第二貫孔640。
現在亦可被理解的是，該等個別第一與第二貫孔638與640各自穿透並接觸兩個金屬層同時在該半導體基體610與外界之間接觸。於圖6中，該第一貫孔638穿透並接觸在一第一電極電源接觸點642與一第三電極電源接觸點644。同樣地，該第二貫孔640穿透並接觸在一第一後續電極接地接觸點646與一第三後續接地電極接觸點648。
一電路圖694例示該晶片上電容器600在功能上的設計。該電路圖694例示並聯加上串聯之電極，其可能以一較高Vmax強加一有用的適中電容。
圖7是依據一範例實施例的一晶片上電容器700之一剖面正視圖。一半導體基體710包括一主動表面712與一背側表面714以及一BE金屬積覆716。該BE金屬積覆716可包括例如從M1上至Mn718之金屬層，例如但並不限於M11。於一實施例中，該上部金屬積覆軌跡718係一M11金屬積覆718。
一晶片上電容器結構720係設置在該BE金屬積覆716之上方。於一實施例中，一貫孔蝕刻停止第一層722被形成在該上部金屬積覆軌跡718之上方因為其係透過該BE金屬積覆716而被暴露。其後，一第一VILD 724被設置在該上部金屬積覆軌跡718之上。於此實施例中，該第一VILD 724被設置在該貫孔蝕刻停止第一層722之上方。
一經圖案化第一電極726係設置在該第一VILD 724上方。一電容器第一介電層728係共形地設置在該經圖案化第一電極726上方。可看出一表面構形已經以該電容器第一介電層728完全地覆蓋該經圖案化第一電極726以及該第一VILD 724之被暴露部分而開始。一經圖案化第二電極730係共形地設置在該電容器第一介電層728上方。一電容器第二介電層732係共形地設置在該經圖案化第二電極730上方。一經圖案化第三電極734係共形地設置在該電容器第二介電層732上方。一電容器第三介電層766係共形地設置在該經圖案化第三電極734上方。一經圖案化第四電極778係共形地設置在該電容器第三介電層766上方。且一第二VILD 736係設置在該電容器第三介電層766以及該經圖案化第四電極768上方。
該電容器結構720於該半導體基體710與外界間之電氣耦合是藉由一電源貫孔738與一接地貫孔740來實現。如於此實施例中所例示者，該電源貫孔738是與該經圖案化第一電極726以及該經圖案化第三電極734兩者相接觸。於此實施例中接地是藉由在該接地貫孔740與該經圖案化第二電極730以及該經圖案化第四電極768兩者間之直接接觸來實現。
現在可被理解的是，該電源貫孔738可被認為是一第一貫孔738具有一第一耦合組構至該等第一-726、第二-730、第三-734與第四電極768中之至少一者；於此實施例中是耦合至該經圖案化第一電極726和該經圖案化第三電極734。同樣地但依據此實施例，該接地貫孔740可被認為是一第二貫孔740具有一第二耦合組構至該等第一-726、第二-730、第三-734與第四電極768中之至少一者；於此實施例中是耦合至該經圖案化第二電極730與該經圖案化第四電極768。因此可被理解的是，該第一耦合組構至該第一貫孔738是不同於該第二耦合組構至該第二貫孔740。
現在可被理解的是，該等個別第一與第二貫孔738與740各自穿透並接觸兩個金屬層同時在該半導體基體710與外界之間接觸。於圖7中，該第一貫孔738穿透並接觸在一第一電極電源接觸點742與一第三電極電源接觸點744。同樣地，該第二貫孔740穿透並接觸在一第二電極接地接觸點746與一第四電極接觸點748。該晶片上電容器700代表MIM IM2結構。
一電路圖794例示該晶片上電容器700在功能上的設計。該電路圖794例示並聯的+V板極，其可能以一較低Vmax強加一有用的較高電容。
現在可被理解的是，更大數目的MIM IMn結構例如4-8-或甚至是10-電極結構可被製作取決於一給定有用的應用。對於一5-電極結構，是否所有電極為端子或一些是浮子，該晶片上電容器將會具有術語MIM IM3。對於一7-電極結構，是否所有電極為端子或一些是浮子，該晶片上電容器將會具有術語MIM IM5。在任何情況下，一給定數目的板極之晶片上電容器是建立在該第一BE金屬積覆之上；於此實施例中是在該第一BE金屬積覆716之上。
圖8是依據一範例實施例的一晶片上電容器800之一剖面正視圖。一半導體基體810包括一主動表面812與一背側表面814以及一BE金屬積覆816。該BE金屬積覆816可包括例如從M1上至Mn818之金屬層，例如但並不限於M11。於一實施例中，該上部金屬積覆軌跡818係一M11金屬積覆818。
一晶片上電容器結構820係設置在該BE金屬積覆816之上方。於一實施例中，一貫孔蝕刻停止第一層822被形成在該上部金屬積覆軌跡818之上方因為其係透過該BE金屬積覆816而被暴露。其後，一第一VILD 824被設置在該上部金屬積覆軌跡818之上。於此實施例中，該第一VILD 824被設置在該貫孔蝕刻停止第一層822之上方。
一經圖案化第一電極826係設置在該第一VILD 824上方。一電容器第一介電層828係共形地設置在該經圖案化第一電極826上方。可看出一表面構形已經以該電容器第一介電層828完全地覆蓋該經圖案化第一電極826以及該第一VILD 824之被暴露部分而開始。一經圖案化第二電極830係共形地設置在該電容器第一介電層828上方。於圖案化該經圖案化第二電極830的期間，一虛設第二電極831亦被形成。一電容器第二介電層832係共形地設置在該經圖案化第二電極830與該虛設第一電極831上方。一經圖案化第三電極834係共形地設置在該電容器第二介電層32上方。於圖案化該經圖案化第三電極834的期間，一虛設第三電極835亦被形成。一電容器第三介電層866係共形地設置在該經圖案化第三電極834與該虛設第三電極835上方。一經圖案化第四電極878係共形地設置在該電容器第三介電層866上方。且一第二VILD 836係設置在該電容器第四介電層866以及該經圖案化第四電極868上方。
該電容器結構820於該半導體基體810與外界間之電氣耦合是藉由一電源貫孔838與一接地貫孔840來實現。如於此實施例中所例示者，該電源貫孔838是與該經圖案化第一電極826相接觸。該經圖案化第二電極830為一浮子電極，其設置在該經圖案化第一電極826與亦為一浮子電極之該經圖案化第三電極834之間。於此實施例中接地是藉由在該接地貫孔840與該經圖案化第四電極868間之直接接觸來實現。
現在可被理解的是，該電源貫孔838可被認為是一第一貫孔838具有一第一耦合組構至該等第一-826、第二-830、第三-834與第四電極868中之至少一者；於此實施例中是耦合至該經圖案化第一電極826和一虛設第三電極835。同樣地但依據此實施例，該接地貫孔840可被認為是一第二貫孔840具有一第二耦合組構至該等第一-826、第二-830、第三-834與第四電極868中之至少一者；於此實施例中是耦合至該經圖案化第四電極868與該虛設第二電極827。因此可被理解的是，該第一耦合組構至該第一貫孔838是不同於該第二耦合組構至該第二貫孔840。
現在可被理解的是，該等個別第一與第二貫孔838與840各自穿透並接觸兩個金屬層同時在該半導體基體810與外界之間接觸。於圖8中，該第一貫孔838穿透並接觸在一第一電極電源接觸點842與一第三電極虛設接觸點844。同樣地，該第二貫孔840穿透並接觸在一第四電極接地接觸點848與一第二虛設電極接觸點846。該晶片上電容器800代表MIM IM2結構。
一電路圖894例示該晶片上電容器800在功能上的設計。該電路圖894例示一電容器電極之串聯組構其允許一有用的較高電容以一較高Vmax同時使用兩個中間浮子電極830與834。
圖1a是依據一範例實施例於加工期間的一晶片上電容器101之一剖面正視圖。於圖1中所描繪之該晶片上電容器100可藉由此加工實施例來達成。
該貫孔蝕刻停止第一層122已接收一經圖案化以形成該經圖案化第一電極126的金屬層。習知技術可被使用，例如沉積電極材料、於一遮罩上旋轉、硬化該遮罩以匹配該經圖案化第一電極126、以及蝕刻該金屬層，然後移除該遮罩以露出所描繪之該經圖案化第一電極126。
圖1b是依據一範例實施例於圖1a中所描繪之該晶片上電容器進一步加工後之一剖面正視圖。該晶片上電容器102已經藉由在該經圖案化第一電極126上方共形地形成該電容器第一介電層128而加工過。可看出一表面構形已經以該電容器第一介電層128完全地覆蓋該經圖案化第一電極126以及該第一VILD 124之被暴露部分而開始。於圖1b中之加工也包括在該電容器第一介電層128上方共形地形成一第二金屬層，例如化學氣相沉積該第二金屬層。習知技術可被使用，例如沉積電極材料、於一遮罩上旋轉、硬化該遮罩以匹配該經圖案化第二電極130、以及蝕刻該金屬層，然後移除該遮罩以露出所描繪之該經圖案化第二電極130。
圖1c是依據一範例實施例於圖1b中所描繪之晶片上電容器進一步加工後之一剖面正視圖。該晶片上電容器103已經藉由在該經圖案化第二電極130上方共形地形成該電容器第二介電層132而加工過。可看出該表面構形已經在該經圖案化第二電極130上方繼續。於圖1c中之加工包括在該電容器第二介電層132上方共形地形成一第三金屬層。於形成該經圖案化第三電極134的期間，一虛設第三電極135亦被形成。
圖1d是依據一實施例於圖1c中所描繪之晶片上電容器進一步加工後之一剖面正視圖。該晶片上電容器103已經藉由在該電容器第二介電層132以及該經圖案化第三電極134與該虛設第三電極135上方形成該第二VILD 136係設置而加工過。此外，數個凹部被形成穿透該晶片上電容器120並暴露出該上部金屬積覆118。該黏合層139亦被描繪為已經被形成在該等凹部中。進一步加工結果之實施例是被例示且描述針對描繪在圖1中之該晶片上電容器100。
現在可被理解的是，一第二BE金屬積覆可被建立在該晶片上電容器之上，然後是例如例示在圖2中之電氣凸塊。
圖9是依據一範例實施例之一步驟與方法流程圖900。
於910，該步驟包括在一半導體基體之BE金屬積覆上方形成一蝕刻停止層。於一非限定的範例實施例中，該貫孔蝕刻停止第一層122係形成在該BE金屬積覆116之上方。
於912，該步驟包括在該BE金屬積覆上方形成一第一VILD。於一非限定的範例實施例中，該第一VILD 124係形成在該BE金屬積覆116上方，但亦在該貫孔蝕刻停止第一層122之上方。
於920，該步驟包括在該第一VILD上圖案化一第一電極。於一非限定的範例實施例中，該第一電極126被圖案化成為如圖1a中所描述與例示的。
於922，該步驟包括在該第一電極上方形成一電容器介電第一層。於一非限定的範例實施例中，該電容器介電第一層128被形成在該第一電極126上方。
於930，該步驟包括在該電容器介電第一層上方形成一第二電極。於一非限定的範例實施例中，該第二電極130被圖案化在該電容器介電第一層128上方。
於932，該步驟包括在該第二電極上方形成一電容器介電第二層。於一非限定的範例實施例中，該電容器介電第二層132，描述與例示在圖1c中，被形成在該第二電極130上方。
於940，該步驟包括在該電容器介電第二層上方形成一第三電極。於一非限定的範例實施例中，該第三電極134被圖案化在該電容器介電第二層132上方。可見到一虛設第三電極135被形成作為此範例實施例的一部分。
於950，該步驟包括在該第三電極上方形成一第二VILD。現在可被理解的是，一後續電極與其它結構可被形成在該第二VILD的形成之前。於一非限定的範例實施例中，該第二VILD 136係形成在該第三電極134上方。
於960，該步驟包括打開與填滿貫孔以和至少兩個電極相接觸。於一非限定的範例實施例中，該第一貫孔138與第二貫孔140各自和該第一與第三電極126與134相接觸，以及和該第二電極130相接觸。
於970，一個方法實施例包括組裝該晶片上電容器至一計算系統。
圖10是依據一實施例之一電腦系統的示意圖。如所描繪的該電腦系統1000(亦被認為是該電子系統1000)可依據被陳述於此揭露內容中之該等數個所揭露的任何實施例與其等之等效物來體現一晶片上電容器。一包括晶片上電容器之設備被組裝至一電腦系統。該電腦系統1000可為一智慧型手機。該電腦系統1000可為一平板電腦。該電腦系統1000可為例如一筆記型電腦之一行動裝置。該電腦系統1000可為一桌上型電腦。該電腦系統1000可被整合至一自動車。該電腦系統1000可被整合至一電視。該電腦系統1000可被整合至一數位影音光碟(DVD)播放機。該電腦系統1000可被整合至一數位攝錄影機。
於一實施例中，該電子系統1000係一電腦系統，其包括一系統匯流排1020以電性耦合該電子系統1000的各種組件。依據各種實施例，該系統匯流排1020係單一匯流排或任何匯流排之組合。該電子系統1000包括一提供電壓至一積體電路1010之電壓源1030。於一些實施例中，該電壓源1030透過該系統匯流排1020供應電流至該積體電路1010。
依據一實施例，該積體電路1010係電性耦合至該系統匯流排1020且包括任何電路或是電路之組合。於一實施例中，該積體電路1010包括一處理器1012，其可為一包括晶片上電容器實施例之設備的任何類型。如在此所使用的，該處理器1012可能意味著電路的任何類型，諸如但不限定於一微處理器、一微控制器、一圖形處理器、一數位信號處理器、或另一處理器。於一實施例中，SRAM實施例被創建在該處理器1012之記憶體快取中。其他類型的電路可被包括在該積體電路1010中者為一定制電路或一特殊應用積體電路(ASIC)，例如一用於諸如蜂巢式電話、智慧型手機、傳呼機、可攜式電腦、雙向無線電、與其他電子系統之非等效無線裝置的通信電路1014。於一實施例中，該處理器1010包括例如靜態隨機存取記憶體(SRAM)之晶粒上記憶體1016。於一實施例中，該處理器1010包括例如嵌入式動態隨機存取記憶體(eDRAM)之嵌入式晶粒上記憶體1016。
於一實施例中，該積體電路1010被補充以例如被陳述於此揭露內容中的一圖形處理器或一射頻積體電路(RFIC)或其二者之一後續積體電路1011。於一實施例中，該雙積體電路1011包括例如eDRAM之嵌入式晶粒上記憶體1017。該雙積體電路1011包括一RFIC雙處理器1013與一雙通信電路1015以及例如SRAM之雙晶粒上記憶體1017。於一實施例中，該雙通信電路1015係特別組構用於RF處理。
於一實施例中，至少一被動裝置1080被耦合至該後續積體電路1011使得該積體電路1011與該至少一被動裝置係任何包括晶片上電容器之設備實施例的一部分，該晶片上電容器包括該積體電路1010與該積體電路1011。於一實施例中，該至少一被動裝置係一例如用於平板或智慧型手機之加速度計的感測器。
於一實施例中，該電子系統1000包括一例如被陳述於此揭露內容中的任何無核心針柵陣列基體實施例之天線元件1082。藉由使用該天線元件1082，一例如電視之遠程裝置1084可由一設備實施例透過一無線鏈結被遠程地操作。舉例來說，於智慧型手機上之一應用程式透過一無線鏈結廣播指令至一達到約30公尺遠的電視例如藉由藍芽(Bluetooth®)技術。於一實施例中，該(等)遠程裝置包括對於衛星之全球定位系統被組構作為接收器之該(等)天線元件。
於一實施例中，該電子系統1000亦包括一外部記憶體1040其依次可包括一或更多記憶體元件合適於特定的應用，諸如以RAM形式之一主記憶體1042、一或更多硬碟機1044、以及/或是一或更多處置可移除式媒體1046之驅動機，諸如磁片、光碟(CDs)、數位多功能光碟(DVDs)、快閃記憶體驅動器、及其他習知技術之可移除式媒體。於一實施例中，該外部記憶體1040係一堆疊在依據任何所揭露實施例的晶片上電容器之上的封裝層疊(POP)封裝體之一部分。於一實施例中，該外部記憶體1040為嵌入式記憶體1048，此一設備包括依據任何所揭露實施例配對至一第一階互連件與一POP記憶體模組基體兩者的晶片上電容器。
於一實施例中，該電子系統1000亦包括一顯示裝置1050，及一音訊輸出1060。於一實施例中，該電子系統1000包括例如一控制器1070之一輸入裝置，其可能為鍵盤、滑鼠、觸控板、鍵板、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或是任何其他輸入資訊進入該電子系統1000之輸入裝置。於一實施例中，一輸入裝置1070包括一攝像機。於一實施例中，一輸入裝置1070包括數位錄音機。於一實施例中，一輸入裝置1070包括一攝像機與一數位錄音機。
一基礎基體1090可為該計算系統1000之一部分。於一實施例中，該基礎基體1090為一支持包括一晶片上電容器之設備的主機板。於一實施例中，該基礎基體1090為支持包括一晶片上電容器之設備的板。於一實施例中，該基礎基體1090合併圍繞在虛線1090內之多個功能性的至少一者且為例如一無線通信器的使用者外殼程式之基體。
如在此所示的，該積體電路1010可被實作在數個不同的實施例中、一包括依據該等數個所揭露的任何實施例與其等之等效物的一晶片上電容器之設備、一電子系統、一電腦系統、一或更多製造一積體電路之方法、及一或更多製造和裝配於此所陳述之各種實施例及其等在技術上被認為是等效物的一包括依據該等數個所揭露的任何實施例之晶片上電容器的設備之方法。該等元件、材料、幾何、維度、及操作的順序都可被改變以適應特定輸入/輸出(I/O)耦合需求包括晶片上電容器實施例與其等之等效物。
雖然一晶粒可意指一處理器晶片、一RF晶片、一RFIC晶片、整合被動元件(IPD)晶片、或是一記憶體晶片可被提及在相同句子中，但其等不應被理解為是等效結構。遍及此揭露內容中提到”一個實施例”或”一實施例”意指描述與該實施例有關的一特定的特徵、結構、或特性被包括在本發明的至少一個實施例中。片語”於一個實施例中”或”於一實施例中”在遍及此揭露內容中各種地方的出現並非全部意指相同的實施例。此外，該等特定的特徵、結構、或特性可被以任何適當的方式組合在一或更多實施例中。
諸如”較高”和”較低””在...之上”和”在...之下”等名詞可能藉由參照至所例示的X-Z座標而被理解，且例如”相鄰”可能藉由參照至X-Y座標或至非Z座標而被理解。
摘要被提供以遵守37 C.F.R.§1.72(b)要求摘要將會允許讀者迅速地探知揭露技術內容的本質與要旨。其係以理解到將不會被用來解譯或限定請求項的範圍或意義而被提出。
於前述的詳細說明中，各種特徵被聚集在一起於單一實施例中目的是使揭露內容流線化。此揭露方法將不會被解譯作為反映出本發明所請求的實施例相較於明確地敘述在各請求項中需要更多特徵之意圖。更確切地說，如下列請求項所反映的，發明的主題在於少於一單一揭露實施例之所有特徵。因此下列請求項係特此合併進入詳細說明中，以各請求項本身設立作為一各別的較佳實施例。
將會被熟習此藝者容易地理解的是，各種其他變化於細節、材料、及已經被描述和例示為了解釋本發明的本質之部件與方法階段的排列可能被做而不離開如表示在添附的請求項中之本發明的原理與範圍。
100‧‧‧晶片上電容器
110‧‧‧半導體基體
112‧‧‧主動表面
114‧‧‧背側表面
116‧‧‧後段(BE)金屬積覆
118‧‧‧上部金屬積覆軌跡
120‧‧‧晶片上電容器結構
122‧‧‧貫孔蝕刻停止第一層
124‧‧‧第一貫孔層間介電層(VILD)
126‧‧‧經圖案化第一電極
128‧‧‧電容器第一介電層
130‧‧‧經圖案化第二電極
132‧‧‧電容器第二介電層
134‧‧‧經圖案化第三電極
135‧‧‧虛設第三電極
136‧‧‧第二VILD
138‧‧‧電源貫孔
139‧‧‧貫孔襯裏黏合層
140‧‧‧接地貫孔
142‧‧‧第一電極電源接觸點
144‧‧‧第三電極電源接觸點
146‧‧‧第二電極接地接觸點
148‧‧‧第三虛設電極接觸點
190‧‧‧襯墊
192‧‧‧電氣凸塊
194‧‧‧電路圖
+V‧‧‧電源
gnd‧‧‧接地

权利要求:
Claims (21)
[1] 一種晶片上電容器，其包含：一第一貫孔層間介電層(VILD)設置在一後段(BE)金屬積覆的一上部金屬積覆之上，其係組裝於一半導體基體上；一經圖案化第一電極設置在該第一VILD之上；一電容器第一介電層共形地設置在該經圖案化第一電極上方；一經圖案化第二電極共形地設置在該電容器第一介電層上方；一電容器第二介電層共形地設置在該經圖案化第二電極上方；一經圖案化第三電極共形地設置在該電容器第二介電層上方；一第二VILD設置在該電容器第二介電層與該經圖案化第三電極上方；一第一貫孔，其具有一第一耦合組構至該等第一、第二與第三電極中之至少一者；以及一第二貫孔，其具有一第二耦合組構至該等第一、第二與第三電極中之至少一者，其中該第一耦合組構不同於該第二耦合組構。
[2] 如申請專利範圍第1項之晶片上電容器，其中該電容器介電第一層與該電容器介電第二層具有相同的化學定性(qualitative chemistry)。
[3] 如申請專利範圍第1項之晶片上電容器，其中該電容器介電第一層與該電容器介電第二層具有相同的化學定性與不同的化學計量。
[4] 如申請專利範圍第1項之晶片上電容器，其中，與一貫孔接觸的各個電極具有一第一厚度，且為一浮子的各個電極具有大於該第一厚度的一第二厚度。
[5] 如申請專利範圍第1項之晶片上電容器，其中，與一貫孔接觸的各個電極具有一第一厚度，且為一浮子的各個電極具有小於該第一厚度的一第二厚度。
[6] 如申請專利範圍第1項之晶片上電容器，其中該等第一與第三電極係藉由該第一貫孔而被接觸，且其中該第二電極係藉由該第二貫孔而被接觸。
[7] 如申請專利範圍第1項之晶片上電容器，其中該第一電極係藉由該第二端子而被接觸，其中該第二電極係一浮子，且其中該第三電極係藉由該第一貫孔而被接觸。
[8] 如申請專利範圍第1項之晶片上電容器，其中該第一電極係藉由該第一貫孔而被接觸，其中該第二電極係藉由該第二貫孔而被接觸，且其中該第三電極係一浮子。
[9] 如申請專利範圍第1項之晶片上電容器，其中該第一電極係一浮子，其中該第二電極係藉由該第二貫孔而被接觸，且其中該第三電極係藉由該第一貫孔而被接觸。
[10] 如申請專利範圍第1項之晶片上電容器，其中該第一電極係藉由該第一貫孔而被接觸，其中該第二電極係藉由該第二貫孔而被接觸，進一步包括：該第三電極係藉由一後續貫孔而被接觸。
[11] 如申請專利範圍第1項之晶片上電容器，其中該第一電極係藉由該第一貫孔而被接觸，其中一第一後續電極係與該第一電極共平面且係藉由該第二貫孔而被接觸，其中該第二電極係一浮子，其中該第三電極係藉由該第一貫孔而被接觸，並且其中一第三後續電極係與該第三電極共平面且係藉由該第二貫孔而被接觸。
[12] 如申請專利範圍第1項之晶片上電容器，其中該等第一與第三電極係藉由該第一貫孔而被接觸，其中該第二電極係藉由該第二貫孔而被接觸，該晶片上電容器進一步包括：一後續電極設置在該第三電極之上且藉由一電容器介電後續層而被間隔開，其中該後續電極係藉由該第二貫孔而被接觸，並且其中該等第二與後續電極係藉由該第三電極而被間隔開。
[13] 如申請專利範圍第1項之晶片上電容器，其中該第一電極係藉由該第一貫孔而被接觸，其中該第二電極係一浮子，其中該第三電極係一浮子，且進一步包括：一後續電極設置在該第三電極之上，其中該後續電極係藉由該第二貫孔而被接觸，並且其中該等第二與後續電極係藉由該第三電極而被間隔開。
[14] 如申請專利範圍第1項之晶片上電容器，其中該基體係從由一行動裝置、一智慧型手機裝置、一平板電腦裝置、一載具與一電視所組成的一群組中所選出的一裝置之一部分。
[15] 一種晶片上電容器，其包含：一半導體基體，其包括一主動表面與一背側表面；一後段金屬積覆，其設置在該主動表面之上；一鈍化結構，其設置在該後段金屬積覆之上，其中該鈍化結構包括：至少第一、第二與第三電極，其等係在平行的平面上；一第一貫孔，其具有一第一耦合組構至該等第一、第二與第三電極中之至少一者；以及一第二貫孔，其具有一第二耦合組構至該等第一、第二與第三電極中之至少一者，其中該第一耦合組構不同於該第二耦合組構。
[16] 如申請專利範圍第15項之晶片上電容器，其中該等第一與第三電極係藉由該第一貫孔而被接觸，且其中該第二電極係藉由該第二貫孔而被接觸。
[17] 如申請專利範圍第15項之晶片上電容器，其中該第一電極係藉由該第一貫孔而被接觸，其中該第二電極係藉由該第二貫孔而被接觸，且其中該第三電極係一浮子。
[18] 如申請專利範圍第15項之晶片上電容器，其中該第一電極係藉由該第一貫孔而被接觸，其中該第二電極係藉由該第二貫孔而被接觸，進一步包括：該第三電極係藉由一後續貫孔而被接觸。
[19] 如申請專利範圍第15項之晶片上電容器，其中該第一電極係藉由該第一貫孔而被接觸，其中一第一後續電極係與該第一電極共平面且係藉由該第二貫孔而被接觸，其中該第二電極係一浮子，其中該第三電極係藉由該第一貫孔而被接觸，並且其中一第三後續電極係與該第三電極共平面且係藉由該第二貫孔而被接觸。
[20] 如申請專利範圍第15項之晶片上電容器，其中該等第一與第三電極係藉由該第一貫孔而被接觸，其中該第二電極係藉由該第二貫孔而被接觸，該晶片上電容器進一步包括：一後續電極設置在該第三電極之上且藉由一電容器介電後續層而被間隔開，其中該後續電極係藉由該第二貫孔而被接觸，並且其中該等第二與後續電極係藉由該第三電極而被間隔開。
[21] 如申請專利範圍第15項之晶片上電容器，其中該第一電極係藉由該第一貫孔而被接觸，其中該第二電極係一浮子，其中該第三電極係一浮子，且進一步包括：一後續電極設置在該第三電極之上，其中該後續電極係藉由該第二貫孔而被接觸，並且其中該等第二與及後續電極係藉由該第三電極而被間隔開。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

PCT/US2011/054471|WO2013048522A1|2011-10-01|2011-10-01|On-chip capacitors and methods of assembling same|

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